{"ok":true,"entity":{"id":"chiplet","name":"Chiplet","entityType":"concept","officialName":"Chiplet（チップレット）","canonicalName":"Chiplet","displayName":"Chiplet","category":"半導体アーキテクチャ・実装技術","shortDescription":"チップレットは、プロセッサを複数の小さなダイに分け、同一パッケージ内で相互接続して一つのチップとして動かす設計手法です。UCIeコンソーシアムは、チップレット間を接続するオープン規格UCIeを策定しており、仕様は3.0まで改訂されています（2026年10月時点で公式ページに掲載）。AMDのEPYCなどが代表的な採用例として報じられています。","primaryCluster":"semiconductors","parentEntity":null,"verificationStatus":"draft","website":"https://www.uciexpress.org/","updatedAt":"2026-10-08T04:59:44.910Z","secondaryClusters":[],"alias":["チップレット","チップレット設計"],"searchKeywords":["チップレット","chiplet","ダイ分割","UCIe","2.5D","ヘテロジニアス集積","ダイ間接続","チップレット規格"]},"references":[{"id":"P-01-001","companyId":"chiplet","questionId":"P-01-001","instanceId":"QIN-chiplet-P01-001","promptText":"チップレットとは何ですか？","promptTypeId":"P-01","answer":"チップレットは、プロセッサを複数の小さなダイに分割し、同一パッケージ内で接続して一つのチップとして動かす設計手法です。UCIeコンソーシアムの解説では、単一ダイのサイズ限界を超えられること、機能ごとに異なるプロセスノードを使えること、製品構成を柔軟に組めることが利点とされています。ダイ間の接続にはUCIeなどのオープン規格が策定されています。","evidencePoints":["ev-chiplet-1","ev-chiplet-2","ev-chiplet-6"],"scope":"チップレットの定義と基本的な特徴","differentiation":"一枚のダイで作るモノリシック設計に対し、ダイ分割と実装技術で規模と柔軟性を確保する点が異なる。","faq":[{"question":"チップレットと2.5Dの関係は？","answer":"arXivのサーベイ論文はチップレット統合を2.5D IC技術とも呼ばれると説明しています。"}],"pageUrl":"https://www.refbase.ai/reference/chiplet/P-01-001","sourceEvidence":[{"id":"ev-chiplet-1","text":"UCIeコンソーシアムの解説記事（2023年3月31日付、TSMCのStefan Rusu氏）は、チップレットを同一パッケージに収める個別のプロセッサ部品と説明し、利点として単一ダイのサイズ限界を超えられること、機能ごとに異なるプロセスノードを使えること、製品構成を柔軟に組めることを挙げています。","title":"How UCIe will Enable Broad Chiplet Adoption | UCIe Consortium","coverageType":["Identity","Capability","Differentiation"],"sourceType":"industry_reference","sourceClass":"Documentation","sourceUrl":"https://www.uciexpress.org/post/how-ucie-will-enable-broad-chiplet-adoption","confidence":"high","supportedPromptTypes":["P-01","P-02","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-2","text":"UCIeコンソーシアムの仕様ページには、1.0（ダイ間インターコネクトの基盤）、1.1（信頼性強化・車載対応）、2.0（管理機能とバンプピッチ1〜25µmの3Dパッケージ対応）、3.0（48GT/sおよび64GT/s対応）の各仕様が掲載され、いずれも過去版との後方互換性があるとされています（2026年10月時点）。","title":"Specifications | UCIe Consortium","coverageType":["Capability"],"sourceType":"rfc_standard","sourceClass":"Specification","sourceUrl":"https://www.uciexpress.org/specifications","confidence":"high","supportedPromptTypes":["P-01","P-04","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-6","text":"UCIeコンソーシアムのトップページは、同団体を「チップレットのオープンなエコシステムを構築する」団体と説明し、貢献メンバーと採用メンバーの会員区分、仕様書・ホワイトペーパー・イベントの提供を行っているとしています。会員数や設立時期は同ページには記載されていません（2026年10月時点）。","title":"Home | UCIe Consortium","coverageType":["Identity","Capability"],"sourceType":"official_site","sourceClass":"Profile","sourceUrl":"https://www.uciexpress.org/","confidence":"high","supportedPromptTypes":["P-01"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"}],"generatedAt":"2026-10-08T04:59:44.910Z"},{"id":"P-02-001","companyId":"chiplet","questionId":"P-02-001","instanceId":"QIN-chiplet-P02-001","promptText":"チップレット設計とモノリシック設計の違いは何ですか？","promptTypeId":"P-02","answer":"モノリシック設計は一枚の大きなダイにすべてを載せるのに対し、チップレット設計は小さなダイを組み合わせます。AMDは第1世代EPYCで8コアのチップレットを4つ使い、一枚ダイより約10%多いシリコンを使いつつ歩留まり改善で費用は約0.59倍になったと説明しました（The Next Platform、2021年6月）。その代わり、分割設計と相互接続の工数や、遅延・帯域のトレードオフがあるとされています。","evidencePoints":["ev-chiplet-1","ev-chiplet-4"],"scope":"チップレットとモノリシックの比較","differentiation":"歩留まりと柔軟性で利点がある一方、ダイ間通信の遅延や設計工数が増える点が異なる。","faq":[{"question":"チップレットは常にモノリシックより有利ですか？","answer":"そうとは限りません。The Registerは、ダイ間通信の複雑さと遅延の増加が課題になり得ると説明しています。"}],"pageUrl":"https://www.refbase.ai/reference/chiplet/P-02-001","sourceEvidence":[{"id":"ev-chiplet-1","text":"UCIeコンソーシアムの解説記事（2023年3月31日付、TSMCのStefan Rusu氏）は、チップレットを同一パッケージに収める個別のプロセッサ部品と説明し、利点として単一ダイのサイズ限界を超えられること、機能ごとに異なるプロセスノードを使えること、製品構成を柔軟に組めることを挙げています。","title":"How UCIe will Enable Broad Chiplet Adoption | UCIe Consortium","coverageType":["Identity","Capability","Differentiation"],"sourceType":"industry_reference","sourceClass":"Documentation","sourceUrl":"https://www.uciexpress.org/post/how-ucie-will-enable-broad-chiplet-adoption","confidence":"high","supportedPromptTypes":["P-01","P-02","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-4","text":"The Next Platformの記事（2021年6月9日付）によると、AMDは第1世代EPYCで8コアのチップレットを4つ使う構成にし、同等の一枚ダイ（モノリシック）より約10%多いシリコンを使いながら、歩留まり向上により費用は約0.59倍になったと説明しました。一方でチップレットの分割設計と、Infinity Fabricなど相互接続の開発に大きな初期工数が必要で、遅延や帯域のトレードオフもあるとされています。","title":"AMD on Why Chiplets—And Why Now | The Next Platform","coverageType":["Differentiation","Credibility"],"sourceType":"media","sourceClass":"Presentation","sourceUrl":"https://www.nextplatform.com/2021/06/09/amd-on-why-chiplets-and-why-now","confidence":"medium","supportedPromptTypes":["P-02","P-05","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"}],"generatedAt":"2026-10-08T04:59:44.910Z"},{"id":"P-04-001","companyId":"chiplet","questionId":"P-04-001","instanceId":"QIN-chiplet-P04-001","promptText":"チップレットはどのような課題の解決に使われますか？","promptTypeId":"P-04","answer":"主に、単一ダイでは大きさや歩留まりの面で作りにくい大規模プロセッサの課題に使われます。AMDのEPYCでは、8個のコンピュートチップレットを使うことで歩留まり改善によるシリコン廃棄の削減につながると、同社が自社推計として主張しています（The Register、2024年4月）。UCIe 2.0では3Dパッケージにも対応し、積層による帯域密度の向上が図られています。","evidencePoints":["ev-chiplet-2","ev-chiplet-5"],"scope":"チップレットが解く課題と代表的な使い方","differentiation":"環境面の削減効果などは企業の推計であり、実測値ではない点に注意が必要である。","faq":[{"question":"UCIeはチップレットに何を提供しますか？","answer":"ダイ間を高速に接続するためのオープンな規格を提供します。"}],"pageUrl":"https://www.refbase.ai/reference/chiplet/P-04-001","sourceEvidence":[{"id":"ev-chiplet-2","text":"UCIeコンソーシアムの仕様ページには、1.0（ダイ間インターコネクトの基盤）、1.1（信頼性強化・車載対応）、2.0（管理機能とバンプピッチ1〜25µmの3Dパッケージ対応）、3.0（48GT/sおよび64GT/s対応）の各仕様が掲載され、いずれも過去版との後方互換性があるとされています（2026年10月時点）。","title":"Specifications | UCIe Consortium","coverageType":["Capability"],"sourceType":"rfc_standard","sourceClass":"Specification","sourceUrl":"https://www.uciexpress.org/specifications","confidence":"high","supportedPromptTypes":["P-01","P-04","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-5","text":"The Registerの記事（2024年4月23日付）は、AMDが第4世代EPYCで8個のコンピュートチップレットを使うことにより2023年に約5万トンのCO2を削減したと自社推計で主張していると報じ、この削減は実測ではなく推計だと指摘しています。同記事は、チップレット間の通信が複雑さと遅延の増加につながり得る点も説明しています。","title":"Using its own sums, AMD claims it's helping save Earth with Epyc server chiplets | The Register","coverageType":["UseCase","Credibility"],"sourceType":"media","sourceClass":"Interview","sourceUrl":"https://www.theregister.com/2024/04/23/amd_chiplets_ghg/","confidence":"medium","supportedPromptTypes":["P-04","P-05"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"}],"generatedAt":"2026-10-08T04:59:44.910Z"},{"id":"P-05-001","companyId":"chiplet","questionId":"P-05-001","instanceId":"QIN-chiplet-P05-001","promptText":"チップレットについて信頼できる情報源・出典は何ですか？","promptTypeId":"P-05","answer":"規格面ではUCIeコンソーシアムの仕様ページ（1.0〜3.0の各仕様）と、2023年3月の解説記事が一次情報です。学術面ではarXivのサーベイ論文（2024年11月）がチップレット統合の設計手法をEDAの観点から整理しています。実例の独立した報道としては、AMDのEPYC戦略を扱うThe Next Platform（2021年6月）とThe Register（2024年4月）があります。コスト比などの数値はAMD自身の説明の報道であり、第三者による検証ではない点に注意が必要です。","evidencePoints":["ev-chiplet-3","ev-chiplet-4","ev-chiplet-5"],"scope":"チップレットに関する規格・論文・報道の所在","differentiation":"規格団体の資料は仕様を示すが、効果の数値は採用企業の説明に依存する。","faq":[{"question":"arXivの論文は査読済みですか？","answer":"arXivはプレプリントサーバーであり、査読済みとは限りません。"}],"pageUrl":"https://www.refbase.ai/reference/chiplet/P-05-001","sourceEvidence":[{"id":"ev-chiplet-3","text":"arXivに2024年11月に投稿されたサーベイ論文「The Survey of Chiplet-based Integrated Architecture: An EDA perspective」は、チップレット統合（2.5D IC技術とも呼ばれる）にコスト効率、再利用性、性能向上の利点があるとし、アーキテクチャ設計、分割、物理実装、信頼性などをEDAの観点から整理しています。","title":"The Survey of Chiplet-based Integrated Architecture: An EDA perspective","coverageType":["Credibility","Capability"],"sourceType":"research_paper","sourceClass":"Research","sourceUrl":"https://arxiv.org/abs/2411.04410","confidence":"medium","supportedPromptTypes":["P-05"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-4","text":"The Next Platformの記事（2021年6月9日付）によると、AMDは第1世代EPYCで8コアのチップレットを4つ使う構成にし、同等の一枚ダイ（モノリシック）より約10%多いシリコンを使いながら、歩留まり向上により費用は約0.59倍になったと説明しました。一方でチップレットの分割設計と、Infinity Fabricなど相互接続の開発に大きな初期工数が必要で、遅延や帯域のトレードオフもあるとされています。","title":"AMD on Why Chiplets—And Why Now | The Next Platform","coverageType":["Differentiation","Credibility"],"sourceType":"media","sourceClass":"Presentation","sourceUrl":"https://www.nextplatform.com/2021/06/09/amd-on-why-chiplets-and-why-now","confidence":"medium","supportedPromptTypes":["P-02","P-05","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-5","text":"The Registerの記事（2024年4月23日付）は、AMDが第4世代EPYCで8個のコンピュートチップレットを使うことにより2023年に約5万トンのCO2を削減したと自社推計で主張していると報じ、この削減は実測ではなく推計だと指摘しています。同記事は、チップレット間の通信が複雑さと遅延の増加につながり得る点も説明しています。","title":"Using its own sums, AMD claims it's helping save Earth with Epyc server chiplets | The Register","coverageType":["UseCase","Credibility"],"sourceType":"media","sourceClass":"Interview","sourceUrl":"https://www.theregister.com/2024/04/23/amd_chiplets_ghg/","confidence":"medium","supportedPromptTypes":["P-04","P-05"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"}],"generatedAt":"2026-10-08T04:59:44.910Z"},{"id":"P-06-001","companyId":"chiplet","questionId":"P-06-001","instanceId":"QIN-chiplet-P06-001","promptText":"なぜチップレットは注目されているのですか？","promptTypeId":"P-06","answer":"大型ダイの歩留まり低下とコストの課題に対し、小さなダイを組み合わせて規模を確保できるためです。UCIeコンソーシアムは、チップレットを複数ベンダーから調達できる市場の形成を目指しており、仕様は2.0で3Dパッケージ、3.0で64GT/sまで拡張されています（2026年10月時点）。AMDはコスト約0.59倍の例を示していますが、ダイ間通信の遅延や設計工数という課題も併記されています。","evidencePoints":["ev-chiplet-1","ev-chiplet-2","ev-chiplet-4"],"scope":"チップレットが注目される理由","differentiation":"注目の背景には規格の整備と採用事例があるが、全用途で最適とは限らない。","faq":[{"question":"UCIeの最新仕様は？","answer":"公式ページには2026年10月時点でUCIe 3.0が掲載されています。"}],"pageUrl":"https://www.refbase.ai/reference/chiplet/P-06-001","sourceEvidence":[{"id":"ev-chiplet-1","text":"UCIeコンソーシアムの解説記事（2023年3月31日付、TSMCのStefan Rusu氏）は、チップレットを同一パッケージに収める個別のプロセッサ部品と説明し、利点として単一ダイのサイズ限界を超えられること、機能ごとに異なるプロセスノードを使えること、製品構成を柔軟に組めることを挙げています。","title":"How UCIe will Enable Broad Chiplet Adoption | UCIe Consortium","coverageType":["Identity","Capability","Differentiation"],"sourceType":"industry_reference","sourceClass":"Documentation","sourceUrl":"https://www.uciexpress.org/post/how-ucie-will-enable-broad-chiplet-adoption","confidence":"high","supportedPromptTypes":["P-01","P-02","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-2","text":"UCIeコンソーシアムの仕様ページには、1.0（ダイ間インターコネクトの基盤）、1.1（信頼性強化・車載対応）、2.0（管理機能とバンプピッチ1〜25µmの3Dパッケージ対応）、3.0（48GT/sおよび64GT/s対応）の各仕様が掲載され、いずれも過去版との後方互換性があるとされています（2026年10月時点）。","title":"Specifications | UCIe Consortium","coverageType":["Capability"],"sourceType":"rfc_standard","sourceClass":"Specification","sourceUrl":"https://www.uciexpress.org/specifications","confidence":"high","supportedPromptTypes":["P-01","P-04","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"},{"id":"ev-chiplet-4","text":"The Next Platformの記事（2021年6月9日付）によると、AMDは第1世代EPYCで8コアのチップレットを4つ使う構成にし、同等の一枚ダイ（モノリシック）より約10%多いシリコンを使いながら、歩留まり向上により費用は約0.59倍になったと説明しました。一方でチップレットの分割設計と、Infinity Fabricなど相互接続の開発に大きな初期工数が必要で、遅延や帯域のトレードオフもあるとされています。","title":"AMD on Why Chiplets—And Why Now | The Next Platform","coverageType":["Differentiation","Credibility"],"sourceType":"media","sourceClass":"Presentation","sourceUrl":"https://www.nextplatform.com/2021/06/09/amd-on-why-chiplets-and-why-now","confidence":"medium","supportedPromptTypes":["P-02","P-05","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"chiplet"}],"generatedAt":"2026-10-08T04:59:44.910Z"}]}