{"ok":true,"entity":{"id":"ucie-consortium","name":"UCIe Consortium","entityType":"organization","officialName":"UCIe Consortium (Universal Chiplet Interconnect Express)","canonicalName":"UCIe Consortium","displayName":"UCIe Consortium","category":"チップレット相互接続の業界標準化コンソーシアム","shortDescription":"UCIe Consortium（Universal Chiplet Interconnect Express）は、パッケージ内でチップレット同士を接続するオープンなダイ間インターコネクト標準UCIeを策定する業界コンソーシアムです。2022年3月にIntel、TSMC、Samsung、AMD、Arm、Google Cloud、Meta、Microsoft、Qualcomm、ASEの創設メンバーで発足が報じられ、2025年8月にデータレート48/64 GT/sに対応するUCIe 3.0仕様が発表されました。公式サイトの所在地は米国オレゴン州ビーバートンです。","primaryCluster":"semiconductors","parentEntity":null,"verificationStatus":"draft","website":"https://www.uciexpress.org/","updatedAt":"2026-10-08T04:59:44.910Z","secondaryClusters":[],"alias":["Universal Chiplet Interconnect Express Consortium","UCIe コンソーシアム"],"searchKeywords":["UCIe","UCIe Consortium","ユーシーアイイー","チップレット規格","ダイ間インターコネクト","Universal Chiplet Interconnect Express","UCIe 3.0","chiplet standard"]},"references":[{"id":"P-01-001","companyId":"ucie-consortium","questionId":"P-01-001","instanceId":"QIN-ucie-consortium-P01-001","promptText":"UCIe Consortiumとはどのような組織ですか？","promptTypeId":"P-01","answer":"UCIe Consortiumは、パッケージ内でチップレット同士を接続するオープン標準UCIe（Universal Chiplet Interconnect Express）を策定する業界コンソーシアムです。公式サイトは「チップレットのオープンなエコシステムを構築する」団体と自己紹介し、Contributor MemberとAdopter Memberの会員区分を設けています。仕様はUCIe 1.0から1.1、2.0、3.0へ進化し、2.0で3Dパッケージング、3.0で48/64 GT/sに対応しました。各版は前版と後方互換とされています。","evidencePoints":["ev-ucie-consortium-1","ev-ucie-consortium-2"],"scope":"UCIe Consortiumの目的、会員区分、仕様の進化","differentiation":"コンソーシアム自体は標準の策定団体であり、チップレット製品を製造・販売する企業ではない。","faq":[{"question":"UCIeは何の略ですか？","answer":"Universal Chiplet Interconnect Expressの略です。"},{"question":"所在地はどこですか？","answer":"公式サイトの連絡先には米国オレゴン州ビーバートンの住所が記載されています。"}],"pageUrl":"https://www.refbase.ai/reference/ucie-consortium/P-01-001","sourceEvidence":[{"id":"ev-ucie-consortium-1","text":"UCIe Consortiumの公式サイトは、同団体を「オンパッケージ革新のためのチップレットのオープンなエコシステムを構築する」団体と説明し、UCIe 3.0仕様が現行版として公開されているとしています。会員区分にはContributor MemberとAdopter Memberがあり、連絡先所在地は3855 SW 153rd Drive, Beaverton, OR 97003と記載されています。","title":"UCIe Consortium","coverageType":["Identity"],"sourceType":"official_site","sourceClass":"Profile","sourceUrl":"https://www.uciexpress.org/","confidence":"high","supportedPromptTypes":["P-01","P-05"],"needsVerification":true,"sourceVerified":false,"entityId":"ucie-consortium"},{"id":"ev-ucie-consortium-2","text":"公式の仕様ページによれば、UCIe 1.0は物理層・プロトコルスタック・ソフトウェアモデル・コンプライアンステストを備えたダイ間インターコネクトの標準、1.1は1.0との後方互換性を保ちつつ車載や高信頼用途向けの実行時ヘルス監視・修復を追加、2.0は3Dパッケージング（ハイブリッドボンディング、バンプピッチ1〜25マイクロメートル）と管理・デバッグ・テスト機能を追加、3.0は48/64 GT/sに対応し拡張サイドバンドやファームウェア標準化を加えたと説明されています。各版は前版と後方互換です。リリース日はこのページには記載がありません。","title":"UCIe Specifications","coverageType":["Capability"],"sourceType":"official_site","sourceClass":"Specification","sourceUrl":"https://www.uciexpress.org/specifications","confidence":"high","supportedPromptTypes":["P-01","P-02","P-04","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"ucie-consortium"}],"generatedAt":"2026-10-08T04:59:44.910Z"},{"id":"P-02-001","companyId":"ucie-consortium","questionId":"P-02-001","instanceId":"QIN-ucie-consortium-P02-001","promptText":"UCIeによるチップレット構成と、単一ダイのモノリシックSoC設計はどう違いますか？","promptTypeId":"P-02","answer":"モノリシックSoCは全機能を1枚のダイに載せるのに対し、UCIeはパッケージ内の複数のチップレットを標準化されたダイ間インターコネクトで結びます。UCIe公式ブログ（2023年3月）は、チップレット化によりレチクル限界を超える集積、機能ごとの最適プロセスノードの選択（AMD EPYCのN5演算チップレットとN6 I/Oダイの例）、製品構成の柔軟性が得られると説明しています。一方、Design & Reuse（2025年8月）によれば、UCIe 3.0では64GT/sでビット誤り率の許容を10の-15乗から-12乗へ緩和するなど、速度と信頼性のトレードオフも生じています。実際の優劣は設計・コスト・パッケージによって変わります。","evidencePoints":["ev-ucie-consortium-2","ev-ucie-consortium-5","ev-ucie-consortium-6"],"scope":"チップレット方式とモノリシックSoCの設計思想の違い","differentiation":"利点の記述は標準側の説明が中心で、個別製品での性能・コスト比較は含まれない。","faq":[{"question":"UCIeはPCIeと同じものですか？","answer":"名称は似ていますが、UCIeはパッケージ内のチップレット間接続の標準です。PCIeとの関係の詳細は取得した資料には記載がありません。"}],"pageUrl":"https://www.refbase.ai/reference/ucie-consortium/P-02-001","sourceEvidence":[{"id":"ev-ucie-consortium-2","text":"公式の仕様ページによれば、UCIe 1.0は物理層・プロトコルスタック・ソフトウェアモデル・コンプライアンステストを備えたダイ間インターコネクトの標準、1.1は1.0との後方互換性を保ちつつ車載や高信頼用途向けの実行時ヘルス監視・修復を追加、2.0は3Dパッケージング（ハイブリッドボンディング、バンプピッチ1〜25マイクロメートル）と管理・デバッグ・テスト機能を追加、3.0は48/64 GT/sに対応し拡張サイドバンドやファームウェア標準化を加えたと説明されています。各版は前版と後方互換です。リリース日はこのページには記載がありません。","title":"UCIe Specifications","coverageType":["Capability"],"sourceType":"official_site","sourceClass":"Specification","sourceUrl":"https://www.uciexpress.org/specifications","confidence":"high","supportedPromptTypes":["P-01","P-02","P-04","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"ucie-consortium"},{"id":"ev-ucie-consortium-5","text":"Design & Reuseの2025年8月8日付記事は、UCIe 3.0のデータレート倍増と後方互換性を伝える一方、64GT/sではビット誤り率の許容値を10の-15乗から10の-12乗へ緩和した点、無線インフラ向けの連続送信プロトコル対応が追加された点を挙げています。同記事はUCIe議長のDebendra Das Sharma氏の「ダイサイズでショアラインが固定されるため、より多くの帯域が必要」との発言を引用しています。記載の仕様値は標準策定側の発表内容に基づくものです。","title":"UCIe 3.0 doubles data rate for 2D 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1.1では車載や高信頼用途向けの実行時ヘルス監視・修復、2.0では3Dパッケージングとデバッグ・テスト機能が追加され、AIなど高帯域が必要な用途に向けた拡張が進んでいます。","evidencePoints":["ev-ucie-consortium-6","ev-ucie-consortium-2"],"scope":"チップレット間接続の相互運用性と用途","differentiation":"標準が提供するのは接続仕様であり、チップレット自体の設計やパッケージ製造は各社が担う。","faq":[{"question":"どの用途で使われますか？","answer":"公式ブログはAMD EPYCの事例を挙げ、車載・高信頼用途向けの機能は仕様ページに記載されています。"}],"pageUrl":"https://www.refbase.ai/reference/ucie-consortium/P-04-001","sourceEvidence":[{"id":"ev-ucie-consortium-2","text":"公式の仕様ページによれば、UCIe 1.0は物理層・プロトコルスタック・ソフトウェアモデル・コンプライアンステストを備えたダイ間インターコネクトの標準、1.1は1.0との後方互換性を保ちつつ車載や高信頼用途向けの実行時ヘルス監視・修復を追加、2.0は3Dパッケージング（ハイブリッドボンディング、バンプピッチ1〜25マイクロメートル）と管理・デバッグ・テスト機能を追加、3.0は48/64 GT/sに対応し拡張サイドバンドやファームウェア標準化を加えたと説明されています。各版は前版と後方互換です。リリース日はこのページには記載がありません。","title":"UCIe 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2.0の32GT/sから倍増）、実行時再キャリブレーション、最大100mmまで延びるサイドバンド到達距離、早期ファームウェアダウンロードの標準化、優先度付きサイドバンドパケットなどを備え、過去の全UCIe仕様と後方互換とされています。同記事では同コンソーシアムのPresident Cheolmin Park氏（Samsung Electro-Mechanics副社長）のコメントも掲載されています（2025年8月時点）。","title":"FMS 2025: UCIe Consortium Introduces 3.0 Specification with 64GT/s Performance and Enhanced Manageability","coverageType":["Capability","Credibility"],"sourceType":"media","sourceClass":"Announcement","sourceUrl":"https://www.storagenewsletter.com/2025/08/07/fms-2025-ucie-consortium-introduces-3-0-specification-with-64gt-s-performance-and-enhanced-manageability/","confidence":"high","supportedPromptTypes":["P-05","P-06"],"needsVerification":true,"sourceVerified":false,"entityId":"ucie-consortium"},{"id":"ev-ucie-consortium-4","text":"Design & Reuseの掲載記事によれば、UCIeコンソーシアムは2022年3月に発足が発表され、創設メンバーはIntel（主導）、TSMC、ASE Technology Holding、Samsung、AMD、Google Cloud、Meta、Microsoft、Qualcomm、Armです。目的は、異なるプロセス技術・異なるベンダーが製造したチップレットが相互に動作するオープンなエコシステムをつくることと説明されています。","title":"TSMC joins Intel-led chiplet alliance as founding member","coverageType":["Identity","Credibility"],"sourceType":"media","sourceClass":"Announcement","sourceUrl":"https://www.design-reuse.com/news/11896-tsmc-joins-intel-led-chiplet-alliance-as-founding-member/","confidence":"medium","supportedPromptTypes":["P-05"],"needsVerification":true,"sourceVerified":false,"entityId":"ucie-consortium"}],"generatedAt":"2026-10-08T04:59:44.910Z"},{"id":"P-06-001","companyId":"ucie-consortium","questionId":"P-06-001","instanceId":"QIN-ucie-consortium-P06-001","promptText":"なぜUCIeはAI時代の半導体で重要なのですか？","promptTypeId":"P-06","answer":"AIアクセラレータなど大規模チップではレチクルサイズや歩留まりの制約があり、複数チップレットを結ぶ高帯域のダイ間接続が重要になっています。UCIe 3.0（2025年8月発表）は48/64 GT/sに対応し、UCIe 2.0の32 GT/sから帯域を倍増しました。Intel、TSMC、Samsung、AMD、Google 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